Laporan Akhir 2 Modul 2

Laporan Akhir 1

 [KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

a.. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

a. IC 74LS112 (J-K Flip-Flop)

b. CD4013B (D Flip-Flop)

c. Power DC

Gambar 6. Power DC

d. Switch (SW-SPDT)

Gambar 7. Switch

e. Logicprobe atau LED

Gambar 8. Logic Probe

 3. Rangkaian Simulasi  [kembali]

 4. Prinsip Kerja Rangkaian [kembali]

• Percobaan 1

Rangkaian ini terdiri dari dua buah flip-flop yaitu D Flip-Flop (IC 7474) dan JK Flip-Flop (IC 74LS112) yang masing-masing dikendalikan oleh beberapa input berupa saklar (B0–B6). Pada bagian kiri, flip-flop D berfungsi sebagai penyimpan data dengan input D yang ditentukan dari saklar B4, sedangkan input clock berasal dari saklar B6. Prinsip kerja flip-flop D adalah bahwa output Q akan mengikuti nilai input D, tetapi hanya berubah pada saat terjadi pulsa clock. Pada kondisi yang ditentukan, B4 diatur ke logika 0 sehingga setiap kali clock aktif, output Q dari flip-flop D akan terset ke 0. Hal ini membuat keluaran D flip-flop selalu rendah (0) setelah menerima pulsa clock.

Pada bagian kanan, digunakan JK flip-flop dengan input J dihubungkan ke B1, K ke B0, dan clock juga dikendalikan oleh B6. Berdasarkan kondisi yang diberikan, B1 = 1 dan B0 = 0 sehingga konfigurasi input JK adalah J=1 dan K=0. Menurut tabel kebenaran JK flip-flop, kondisi J=1 dan K=0 menyebabkan flip-flop masuk ke mode Set, yaitu output Q akan bernilai 1 setiap kali clock aktif. Dengan demikian, output dari JK flip-flop akan stabil pada logika tinggi (1) selama input tetap dalam kondisi tersebut.

Dari hasil ini dapat disimpulkan bahwa rangkaian menunjukkan perbedaan karakteristik antara flip-flop D dan JK. Flip-flop D hanya menyimpan dan meneruskan data dari input D ke Q sesuai clock, sedangkan JK flip-flop lebih fleksibel karena dengan kombinasi J=1 dan K=0 ia akan memaksa Q berada pada logika tinggi terlepas dari kondisi sebelumnya. Hal ini menegaskan bahwa JK flip-flop tidak memiliki kondisi terlarang seperti pada RS flip-flop, sehingga lebih dapat diandalkan untuk berbagai aplikasi rangkaian sekuensial.

• Percobaan 2

Prinsip kerja rangkaian tersebut didasarkan pada fungsi JK Flip-Flop 74LS112 yang merupakan flip-flop tepi-jatuh (negative edge triggered) dengan input asinkron Set (S) dan Reset (R). Pada rangkaian, sinyal clock diberikan secara langsung ke pin CLK serta dihubungkan ke masukan J dan K sehingga kondisi J=1 dan K=1 selalu terpenuhi. Dalam keadaan ini flip-flop akan bekerja dalam mode toggle, yaitu setiap kali terjadi transisi jatuh pada pulsa clock, output Q akan berubah keadaan secara bergantian dari 0 ke 1 atau dari 1 ke 0, sedangkan output komplemennya (Q̅) akan selalu berlawanan dengan Q. Dengan demikian, rangkaian ini dapat digunakan sebagai pembagi frekuensi (frequency divider) karena output Q menghasilkan sinyal dengan frekuensi setengah dari frekuensi clock yang diberikan. Selain itu, bila masukan Set (S) diberi logika rendah maka output Q akan langsung dipaksa menjadi 1, sedangkan bila Reset (R) diberi logika rendah maka output Q akan dipaksa menjadi 0 tanpa menunggu adanya pulsa clock. Jadi secara keseluruhan, rangkaian bekerja dengan prinsip flip-flop toggle berbasis clock, di mana perubahan output ditentukan oleh pulsa clock yang masuk serta dapat dikendalikan secara langsung oleh sinyal asinkron Set dan Reset.

 5. Video Rangkaian [kembali]

 6. Analisa [kembali]